數(shù)字IC前端設(shè)計工程師

面議

西安碩士研究生 3-5年 2人 2026-03-17發(fā)布查看公告詳情

競爭力分析

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職位詳情

基本信息

職位名稱：數(shù)字IC前端設(shè)計工程師

職位類型：其他科研支撐崗

工作地點(diǎn)：陜西西安

招聘人數(shù)： 2

報名方式：電子郵件

截止時間：2026-03-27

用人部門：陶芯實驗室

其他要求

學(xué)歷要求：碩士研究生

工作經(jīng)驗：3-5年

年齡要求：不超過35周歲

需求專業(yè)：

電氣工程, 信息與通信工程, 計算機(jī)科學(xué)與技術(shù), 軟件工程

該需求專業(yè)僅展示一級學(xué)科

崗位職責(zé)

1.協(xié)助芯片模塊級/系統(tǒng)級的微架構(gòu)設(shè)計，完成RTL實現(xiàn)（Verilog/System Verilog）；
2.參與芯片規(guī)格定義，編寫設(shè)計文檔（如Design Spec），協(xié)同驗證團(tuán)隊制定驗證策略；
3.協(xié)助邏輯綜合、形式驗證、時序分析（STA）及功耗優(yōu)化（UPF低功耗設(shè)計）；
4.協(xié)助后端團(tuán)隊進(jìn)行物理實現(xiàn)與時序收斂，支持芯片調(diào)試及量產(chǎn)問題分析；
5.跟蹤前沿技術(shù)（如先進(jìn)工藝、異構(gòu)計算架構(gòu)），參與芯片設(shè)計流程優(yōu)化。

任職要求

1.碩士及以上學(xué)歷學(xué)位，具有電子工程、通信、計算機(jī)、軟件等相關(guān)專業(yè)背景；
2.具有3年以上相關(guān)工作經(jīng)驗，
3.年齡一般不超過35周歲，特別優(yōu)秀者可適當(dāng)放寬；
4.具有如下專業(yè)技術(shù)技能：
1）熟練掌握Verilog/SystemVerilog，熟悉ASIC/FPGA設(shè)計流程（從RTL到GDSII）；
2）掌握常用EDA工具：VCS/Xcelium（仿真）、DC/Genus（綜合）、Formality（形式驗證）、PT（時序分析）;
3）具備模塊架構(gòu)設(shè)計能力，熟悉AMBA總線（AXI/AHB/APB）、DDR、PCIE等協(xié)議;
4）掌握Python/Tcl/Perl等腳本語言，具備自動化設(shè)計能力。

其他說明

請將個人簡歷、相關(guān)學(xué)歷學(xué)位證書、職稱等支撐材料制作成壓縮包，發(fā)送至郵箱，郵件標(biāo)題請注明“應(yīng)聘崗位-姓名-專業(yè)”。

競爭力分析

解鎖詳細(xì)分析

您與該職位匹配度: ***，已超過了 *** 的競爭者，建議************

較低

一般

比較匹配

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