因工作開(kāi)展需要,現(xiàn)公開(kāi)招聘電子科學(xué)與工程學(xué)院二級(jí)單位聘用人員2人,具體信息如下:
一、招聘崗位及相關(guān)信息
(一) 招聘崗位:集成電路設(shè)計(jì)工程師
(二) 崗位職責(zé):
1.制定FPGA系統(tǒng)架構(gòu)方案,基于硬件描述語(yǔ)言編寫(xiě)FPGA邏輯代碼,實(shí)現(xiàn)功能模塊、完成IP核的選型、集成與配置;搭建仿真環(huán)境,使用仿真工具完成功能/時(shí)序仿真、調(diào)試優(yōu)化;
2.完成PCB設(shè)計(jì)、全流程優(yōu)化仿真,完成芯片設(shè)計(jì)、調(diào)試及流片;
3.完成系統(tǒng)級(jí)交互調(diào)試,實(shí)現(xiàn)軟硬件協(xié)同工作,并參與整機(jī)系統(tǒng)聯(lián)調(diào);
4.配合團(tuán)隊(duì)開(kāi)展其他事務(wù)性工作,完成團(tuán)隊(duì)交辦的其他任務(wù)。
(三) 崗位要求:
1.集成電路、電子信息工程、微電子、通信工程、自動(dòng)化等相關(guān)專(zhuān)業(yè)碩士研究生及以上學(xué)歷,且取得相應(yīng)學(xué)位;
2.年齡不超過(guò)38周歲(
3.具備扎實(shí)的數(shù)字/模擬電路、半導(dǎo)體工藝、VLSI設(shè)計(jì)基礎(chǔ);
4.熟練掌握Verilog或VHDL硬件描述語(yǔ)言,能夠獨(dú)立完成簡(jiǎn)單模塊的邏輯設(shè)計(jì)、編碼與仿真;熟悉Xilinx/Altera主流FPGA芯片架構(gòu),掌握Vivado/Quartus等EDA工具的基本使用流程;了解時(shí)序分析基礎(chǔ)概念,具備簡(jiǎn)單時(shí)序約束編寫(xiě)能力;或熟練掌握Cadence/Synopsys/Mentor工具,具備腳本編程及PCB設(shè)計(jì)能力;
5.能夠閱讀英文技術(shù)手冊(cè),具備基本的問(wèn)題排查與調(diào)試能力;工作態(tài)度嚴(yán)謹(jǐn),具備較強(qiáng)的學(xué)習(xí)能力和團(tuán)隊(duì)協(xié)作意識(shí);
6.具備雷達(dá)、通信、工業(yè)控制、視頻處理等領(lǐng)域FPGA開(kāi)發(fā)經(jīng)驗(yàn)、Xilinx/Altera相關(guān)認(rèn)證、有IC流片、PCB高速設(shè)計(jì)或EDA工具二次開(kāi)發(fā)經(jīng)驗(yàn)的人員優(yōu)先;
7.身心健康,具有履行崗位職責(zé)所需的身體條件。
(四) 招聘人數(shù):
2人(校內(nèi)二級(jí)單位聘用人員)
二、薪資待遇
根據(jù)應(yīng)聘者能力及工作經(jīng)歷面議。
三、招聘方式
1.個(gè)人報(bào)名。有意者請(qǐng)于
2.資格審查。按照招聘公告明確的資格條件確定參加考察人選。未通過(guò)資格審查者不再另行通知。
3.面試和考核。資格審核通過(guò)者由單位安排筆試、面試和考核。單位成立考核小組,負(fù)責(zé)對(duì)進(jìn)入筆試和面試環(huán)節(jié)的人員進(jìn)行考察,確定擬聘人員名單。
4.公示及聘用。單位對(duì)通過(guò)面試和考核的擬錄取人員進(jìn)行公示。公示期滿且無(wú)異議后,按照學(xué)校規(guī)定與受聘人員簽訂勞動(dòng)合同。新聘任人員實(shí)行試用,按照勞動(dòng)合同法規(guī)定執(zhí)行。
四、特別說(shuō)明
1.應(yīng)聘人員提供的應(yīng)聘材料須真實(shí)、準(zhǔn)確、有效,單位可在招聘各環(huán)節(jié)對(duì)應(yīng)聘者應(yīng)聘資格進(jìn)行審核,如發(fā)現(xiàn)提供虛假材料、隱瞞事實(shí)真相等行為,將取消應(yīng)聘資格;應(yīng)聘人員聘用后被查明有以上行為的,單位有權(quán)與其解除聘用關(guān)系、予以清退,由此產(chǎn)生的一切責(zé)任后果由本人承擔(dān)。
2.本次公開(kāi)招聘不收取任何費(fèi)用,招聘涉及的個(gè)人差旅和食宿自理。
五、聯(lián)系方式
聯(lián)系人:趙老師,(點(diǎn)擊查看)
電子科技大學(xué)電子科學(xué)與工程學(xué)院
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http://www.jobs.uestc.edu.cn/info/1017/3227.htm